基于EWB5.12的数字时钟仿真制作

[摘要]本文阐述了两个方面的内容,即数字时钟的分析与设计,以及数字钟基本原理及基本电路设计。

[关键词]EWB 数字时钟 仿真

一、引言

EWB是用于电路仿真的软件,它能够提供电路元件,电子仪器,能绘制电路,还具有波形显示功能。

本文在EWB基础上设计的数字钟,是一款具有校时功能的数字式时钟电路。

二、数字时钟的分析与设计

1.设计要求

(1)设计一个能显示“时”、“分”、“秒”、“周”的数字钟。

(2)当电路发生走时误差时,要求电路具有校时功能。

(3)要求电路具有整点报时功能。

(4)由555定时器提供标准时间的基准信号。

2.设计方案

根据设计要求,画出数字时钟原路框图,见图1。

三、数字钟基本原理及基本电路设计

1.数字钟基本原理

数字钟由秒脉冲发生电路、计数电路、译码显示电路、校时电路、报时电路5大基本电路组成。其中,秒脉冲发生电路用555定时器提供标准的秒信号送入计数电路计数,再由计数电路把累加的信号结果送入译码显示电路显示出来,与此同时,连入报时电路进行整点报时,连入校时电路用来校正走时误差。

2.秒脉冲发生电路

由555定时器构成的多谐振荡器电路所产生的信号振荡频率为:f =1/(T1+T2) =1.44/(R1+2R2)C。根据所需频率,求出R1、R2和C,所求值如图2所示。由此电路可以得到1HZ的标准脉冲信号。

3.计时和译码显示电路

计时电路有“秒”、“分”、“时”、“周”4部分计数器组成,其中“秒”、“分”为60进制计数器,其个位为十进制,十位为六进制。“时”为24进制计数器,其个位为十进制,且当十位计数到二,个位为四时,清零。“周”为7归1,当计数到7时,采用置位法,将其置为1。计时电路采用集成十进制递增计数器74160和带译码器的七段数码显示管来设计。

(1)秒、分、时计数电路

利用两片74160组成的同步六十进制递增计数器, 如图3所示,其中个位计数器U2接成十进制形式,十位计数器U1选择Qc与Qb作为反馈端, 经与非门输出控制清零端(CLR),接成六进制计数形式。个位与十位计数器间采用同步级连复位方式,将个位计数器的进位输出端(RC0)接至十位计数器的计数容许端(ET和EP),完成个位对十位计数器的进位控制。秒的CLK均来自于555定时器送过来的1HZ,而分的两个CLK来源于秒U1的Qc与Qb的相与。当计数到60时,送出一个高脉冲,则分计数电路开始计数。“分”与“时”的电路相似,只需注意“时”为24进制计数即可。

(2)周计数电路

周计数电路(如图4)为7归1。每当计数器从1计到7时,由与非门送出一低电平信号给置位端,使74160处于置数状态。当下一个计数脉冲到来时,74160置数为0001,计数器的输出状态为0001到0111共7个状态,相应的数码管显示从1到7,也就是代表着星期一到星期七。

4.校时电路

如图5所示,当电子钟出现误差时,需校正时间。校时电路分别实现对时、分、周的校准。由于每个机械开关具有抖动现象,故用RS触发器作为去抖电路。采用RS基本触发器及单刀双掷开关,闸刀N常闭于右边,每搬动一次产生一个计数脉冲,实现校时功能。

如图6所示,当计数到59分时,由U1(接分2的Qc、Qa,接分1的Qd、Qa)输入的全为高电平1,将分触发器RS1置为1。当秒计数到54秒时,U2输出高电平(接秒2的Qc、Qa,接秒1的Qc),将秒触发器RS2置1,经U6相“与”,在和1s标准信号“与”后来控制低音喇叭鸣叫,直至计数为59s 时产生一个复位信号,使RS2 的Q 端清零,停止低音鸣叫。同时59 秒信号又和RS1的Q相“与”后去控制高音喇叭鸣叫,从而完成整点报时。

5.数字电子钟逻辑电路

将各部分子电路模块连接成完整的