数字功率均衡放大器的设计与实现

摘要:本设计主要以FPGA为处理核心,采用6阶IIR滤波器逼近技术,实现对带阻网络大部分频带范围进行 幅度补偿。功率放大部分采用D类功放,将FPGA处理后的数据通过DA芯片转化为模拟波形再与FPGA产生的高频三角波进行比较产生PWN波,再经过驱动芯片控制MOS管,使其工作在开关状态,提高效率。

关键词:数字功率均衡放大器 设计 生成

一、系统设计方案与论证

1.前置放大电路

方案一:用AD603芯片设计。AD603是上届全国电设为大家所知的,它是一款低噪声,宽频带的压控放大器,最高频率可达90MHz,最高放大系数可达50dB。足够的带宽,高增益完全可以达到题目要求,其原理如图 F-1所示(见附录)。

方案二、用AD620芯片设计。查AD620的datasheet能知道,频带最大能到120kHz,放大系数最高为1000倍,而且它的供电电压可以从2.3V-18V选择,同时它的功耗很低,也很廉价。它的原理如图 F-2所示(见附录)。

比较两个方案,虽然前者具有各方面优良的性能,但其功耗太大,价格偏贵;而反观后者,它在满足题目要求的同时,节省能源,提高了性价比,于是我们选择了后者。

2.数字幅频均衡器

用FPGA来设计。FPGA是公认的高速数字处理器件,它的主时钟高达200MHz,内部存储空间足够大,不够还可以外接SRAM扩充,而且相比较单片机,它的位长可变,对于高精度的运算很重要。用它再配合高速的AD及DA可以实现快速的数字处理,在存储能力,运算速度及精度上FPGA具有很大优势。其结构原理如图 F-3所示(见附录)。

3.低频功率放大器

采用D类功率放大器。D类功率放大器是用信号的幅度去线性调制高频脉冲的宽度,功率输出管工作在高频开关状态,通过LC低通滤波器后输出信号。由于功率管工作在开关状态,故具有极高的效率。理论上为100%,实际电路也可以达到80%-95%,所以我们决定用D类功率放大器。用比较器、放大器和低通滤波器组成,其原理如下图 F-4所示。将三角波脉冲与正弦波送入比较器的反向端和同向端,比较器的输出端将产生一串方波脉冲序列。当三角波幅度大于正弦波幅度时变化电路输出为低电平;当三角波幅度小于正弦波幅度时变化电路输出为高电平。这样即将输出的正弦信号变换为宽度随正弦信号幅度变化的PWM调制波。该方案只要调制频率高,输出波形的锯齿小,通过滤波后就更加接近原形。

二、理论分析与设计

1.前置放大电路分析设计

利用AD620两级级联搭成如下图 F-5所示的前置放大电路,运用Multisim 10对其进行仿真,可以通过调节滑动变阻器R1、R2的值来改变整个电路的放大倍数。在输入端输入5mVpp,1KHz的正弦波,输出端结果如下图 F-6所示(见附录)。

2.功率放大电路分析设计

采用PWM调制电路实现D类功率放大器。将三角波脉冲与正弦波送入比较器的反向端和同向端,比较器的输出端将产生一串方波脉冲序列。当三角波幅度大于正弦波幅度时变化电路输出为低电平;当三角波幅度小于正弦波幅度时变化电路输出为高电平。这样即将输出的正弦信号变换为宽度随正弦信号幅度变化的PWM调制波。三角波由FPGA产生,利用DDS技术,结合DA芯片产生频率为200KHz的三角波。原理如图 F-7所示(见附录),电路结构如图 F-8所示。

MOSFET开关管的工作需要前级驱动电路,使用IR2110来完成。如下图 F-9所示(见附录),IR2110的输入为PWM信号,其输出信号直接驱动开关管。

开关管采用IRF540,它具有导通电阻小,响应时间短,结电容小,静态电路小,功率大,价格便宜等特点。采用桥式推挽电路,发挥元器件的最大功率输出,从而提高整体电路的性能,其原理如下图 F-10所示。PWM波以开关方式控制着开关管,这样的输出信号也是相应的PWM波,后级加两个二阶的Butterworth滤波器滤波后还原出原来的信号,直接推动后面的负载。滤波器的设计用的是二级Butterworth滤波器级联,它是一个低通滤波器,要求的上限频率为20KHz,在通带内特性基本平坦。采用专业软件Multisim 10仿真,从而得到一组较佳的参数:L1=22uH,L2=47uH,C1=1uF,C2=1.68uF。在19.95KHz处下降2.464bB,可保证20KHz的上限频率,且通待内平坦,达到题目的要求。仿真结果如下图 F-11所示(见附录)。

3.幅频数字均衡器电路分析设计

幅频均衡器的处理核心是Cyclone II系列FPGA,它的主时钟200MHz,逻辑单元9000个,内部memory 16k,告高速的数据处理能力为设计IIR滤波器提供了保证。采用ADS7818作前级的采样,它是一款串行12位AD,最高采样率500K,题目中要求的最高频率是20KHz,如此的采样率完全可以达到要求,而且它的外围电路简单,工作稳定,低功耗,节省端口,价格便宜,性价比高,具体电路如下图 F-12所示(见附录)。

4. 数字处理算法分析设计

由Multisim仿真得到带阻网络的幅频响应曲线,如图 F-15所示(见附录)。

补偿此衰减有三种方法:

1. FFT和IFFT变换,但是由于计算量比较大,FPGA的逻辑单元不够多,达不到题目的要求,所以不选择此方案。

2.FIR滤波,由于根据Matlab的Fdatool设计的FIR数字滤波,通带和阻带之间衰减太快与题目中的10db不太符合,而且所要设计的阶数很高,所以该方案也不佳。

3.IIR滤波,该方法是带有反馈式的数字滤波,虽然会产生自激,但是所要设计的阶数远比FIR小,而且计算量也很低,综上比较选择此方案。

IIR算法的具体实现:

二阶节数字滤波器的极点位置,由此再根据我们所需要补偿的网络可以看到,有三个节点,是一个六阶的IIR滤波器,所以将三个二阶IIR的级联即可。三个参差调谐二阶谐振型滤波器级联后的幅频特性以及所搭建的框架图如下图 F-16所示。由于所用的电感和铝电解电容的品质因数不是很高,所以绘制出来的带阻网络曲线比较平缓,绘制的曲线如下图 F-17所示(见附录)。

三、电路与程序设计

1.总体电路

在坚持高效率,高性价比的前提下,我们选用的器件都达此要求,在满足题目要求时,并未过分地强调其指标,所以我们的设计低功耗,高性价比,总体电路结构(如图 F-18所示)。

其中的各个模块在前面的理论分析设计中均已给出,此处不再重复。

2.工作流程

FPGA来设计IIR滤波器的程序流程及结构框架(如图 F-19、图 F-20、图 F-21所示(见附录))。

四、测试方案与测试结果

1.测试使用仪器与型号仪器

自制直流稳压电源;100M数字存储示波器:型号TEKTRONIX TDS2012B;低频数字信号源:型号F05A;万用表:型号DT9205(没法借到扫频仪)

2.测试方法与测试数据

(1)前置放大电路测试

测试方法:放大器输入端输入正弦波,其电压有效值为5mV,将放大器的增益调到适当得范围,从20Hz开始增大输入信号的频率,用示波器测试放大器的通频带;根据测量出来的结果可以求得此放大器的增益;用万用表测量此放大器的输出电阻。测试结果如表F-1所示。

放大器的通频带不小于20KHz,达到题目的要求。增益为GAIN=6.48/14.14*1000=458倍,大于题目要求的400倍。测得其输出电阻为615,与题目要求的600,误差仅为2.5%,在允许误差范围之内。

(2)带阻网络测试

测试方法:用函数发生器产生信号送往带阻网络的输入端,逐渐增大它 频率,在带阻网络的输出端用示波器检测,记录数据再处理。测量结果如表F-2所示。

以10kHz时输出信号v2电压幅度为基准,最大衰减出现在频率为550Hz时,最大衰减为280/1030=0.272,折算为-11.31bB,达到题目要求的不小于10dB的要求。

(3)数字幅频均衡电路测试

测试方法:用函数发生器产生信号送往数字均衡器的输入端,逐渐增大它的频率,在数字均衡器的输出端用示波器检测。测量结果如表F-3所示。

以10kHz时输出信号v3电压幅度为基准,最大衰减出现在频率为20KHz时,最大衰减为500/900=0.556,折算为-5.1bB,不符合题目要求的电压幅度波动在?1.5dB以内。

3.测试结果分析

采用主频200MHz的FPGA来实现IIR数字滤波器的设计,使用PWM波的方式控制开关管工作来实现低频功率放大器,并且电源系统采用多路独立供电的方式,在芯片的电源引脚与地引脚间串接电容,有效地防止了高频干扰通过电源线引入芯片内部,从而保证了整体系统的稳定性和独立性。在设计IIR数字滤波器时,我们错误地把要求“?1.5dB以内”看成了“-1.5dB以内”,在花费了大量时间调节零极点后,还是无法满足要求,这给我们带来严重麻烦的同时,也给了我们一个狠狠的教训。如果时间能多一点,我们能仔细调节零极点的话,相信我们可以达到题目“?1.5dB以内”的要求。除了数字滤波器的精度没能达到题目要求外,其他部分(包括提高部分)均顺利完成。在我们的设计中,一直坚持着低功耗,高性价比的原则,使得我们的设计很具有使用性。

参考文献:

[1] 叶林 ,《一款数字放大器的设计》.音响技术,2008,(7)

[2] 刘邦彦,《功率放大器的使用极限》.世界电子器件,2000,(12)

[3] 徐国鼐,《数字功率放大器》.使用音响技术,2000,(11)

作者:

姜峰南京高等职业技术学校