Ｃ波段宽带低噪声频率源的研制
摘 要：介绍了利用锁相环和混频技术，实现C波段低相噪跳频源的方案,该方案通过两个环路同时实现跳频及混频,步进36 MHz，输出频率4 428~5 220 MHz,具有低相位噪声，低杂散等特点。和以往锁相频率合成的不同之处在于：以往混频时采用主环信号4 428~5 220 MHz作为混频器的RF端，而本方案为可以充分抑制辅环杂散,通过放大器将主环信号放大作为混频器的本振LO端。测试结果表明达到系统对项目的指标要求，该频率合成方案是可行的。
关键词：杂散抑制；频率合成器；低相噪；环路滤波器
中图分类号：TN74 文献标识码：B
文章编号：1004-373X(2008)11-053-03
C-band Wideband Low Phase Noise Frequency Synthesizer
LI Jin,LIU Guanghu
(School of Electronics and Engineering,University of Electronic Science & Technology,Chengdu,610054,China)
Abstract：This article introduces a scheme which realized C-band low phase noise radar hopping frequency synthesizer,with PLL and mixer.In this scheme,the synthesizer contains two loops.If the two loops hop at the same time and mixing,the output frequency is from 4 428~5 220 MHz,the step is 36 MHz,with low phase noise and low suprs.Comparing with the old PLL,this scheme can reduce suprs sufficiently,using amplifer to amplify the main loop signal(4 428~5 220 MHz) in order to drive the LO of mixer,instead of taking the main loop signal as the RF of mixer.The results show that the scheme is feasible and practicable.
Keywords：supr reduction;PLL frequency synthesizer;low phase noise;loop filter
微波频率源是微波通信、微波测量及雷达技术中的重要部件，其相噪性能和杂散性能直接影响到系统的性能和可靠性。因此，寻求更低相位噪声、更高纯度频谱和更高稳定度的频率源成为目前发展的主要趋势。
1 系统主要指标及方案
1.1 系统的主要指标
输出频率范围：4 428~5 220 MHz;步进频率：36 MHz;相位噪声：≤-100 dBc/Hz@10 kHz;输出杂散：≤-70 dBc(4 000~4 200 MHz);≤-65 dBc(4 428~5 220 MHz);谐波抑制：≥40 dBc;输出功率：≥10 dBm。
1.2 系统的方案设计
该项目来自成都赛英公司，由以上指标看出，该系统的主要难度如下：
(1) 输出频率高且范围宽。
(2) 相位噪声要求比较高，利用单个锁相环难以实现。因此采用双锁相环加混频的方案,如图1所示。
(3) 由于对输出在4 000~4 200 MHz带内的杂散要求比较苛刻，而最佳辅环点频为4 140 MHz,在腔体体积一定下，很难达到-70 dBc指标,故权衡辅环相噪的恶化程度，选择4 320 MHz作为辅环。
图1 系统总框图
(4) 为了防止辅环点频4 320 MHz作为杂散耦合到输出端，故采用功分器和将主环信号4 428~5 220 MHz通过两级放大作为混频器的本振，辅环4 320 MHz点频作为混频器的RF端。该方案选用36 MHz的低相噪恒温晶振作为两个环路的参考源，主环和辅环均选用HITTITE公司的超低相噪模拟锁相环芯片HMC440，改善系统的相噪性能。辅环参考频率为36 MHz，输出4 320 MHz频点；主环参考频率为36 MHz，输出频率为4 428~5 220 MHz。经定向耦合器后再与辅环输出的频点混频到108~900 MHz，返回到主环鉴相器与参考频率做比较。所有的控制都由单片机来完成，根据外部数据的输入(BCD码)来进行相应的频率输出。
2 电路实现
在设计单片频率合成器的时候，最主要的工作就是设计频率合成器的环路带宽，使得频率合成器指标在相位噪声、杂散、调频速度和稳定性上等方面达到兼顾，实现最佳的综合性能。
2.1 最佳环路带宽
由于本项目没有要求跳频速度，所以环路带宽采用最佳带宽设计，使得相位噪声尽可能的好。频率合成器的输出噪声如下：
式中Llp(jw)为锁相环芯片的噪声，Lvco(jw)为VCO的相位噪声，Hn(jw)是被N规一化的环路滤波器的传递函数[1]。由上式可以看出环路对带内噪声源呈低通过滤，故希望将环路带宽fc越低越好；但环路对VCO呈高通过滤，又希望环路越宽越好。为了兼顾这一对矛盾，参考图2能够使两种相位噪声都得到合理的抑制，可以选择环路带宽fc在两噪声源谱密度线的交叉点附近总是比较接近于最佳状态的。但是考虑晶振噪声要恶化20log(N/R),所以实际带宽要略小一些。
图2 环路带宽fc的最佳选择
2.2 主辅环电路设计
理论估算带内相噪估算公式[2](不考虑晶振的相噪)：
PN=PD noisefloor+10log fPD+20log(fo/fPD)(dBc/Hz)[JY](2)
辅环的频率相对要高点，为了使系统混频后噪声不恶化，获得较低的相位噪声，这里选用HMC440鉴相芯片，该芯片属于模拟鉴相器，由HMC440技术资料上给出的-153 dBc/Hz@10 kHz offset @ 100 MHz如图3所示。由HMC440可推出锁相环芯片相噪为-233 dBc/Hz，由上面式(2)可推出：可见主环和辅环的输出频率信号的环内相位噪声均超过了该频率源的设计指标。
图3 HMC440的常温下相位噪声
环路滤波器模型如图4所示，为获得最佳环路带宽，需调整环路滤波器参数R1,C1,R2,C2。按照锁相环经典理论，根据环路带宽ωn和阻尼系数ξ可以计算出环路滤波器各元件值。
R1=KdKφ/ω2nNC2[JY](3)
R2=2ξ/ωnC2[JY](4)
其中Kd是鉴相器的鉴相灵敏度，这里HMC440的Kd是0.286 V/rad，Kφ是VCO的压控灵敏度(rad/V)，N是锁相环的倍频倍数。阻尼系数ξ为兼顾滤波器的过冲和衰减取0.707~1之间的一个值即可。这样只要C2取定一个值，就可以同时确定R1,R2。C1的引入主要为滤去鉴相器产生的谐波，其引入的极点应远离主极点，即ωc=1R1C1>10ωn，于是C1<110ωnR1，这样环路滤波器就完全确定了\[3\]。
图4 HMC440环路滤波器
3 硬件及实测数据
出于成本方面的考虑，主环的VCO需要输出两个范围频率：4 428~4716 MHz和4 752~5 220 MHz，采用两个VCO用开关进行切换。另外考虑到VCO间的相互影响，可能产生许多杂散，本设计采用VCO断电方式，保证在任一时间，只有一个VCO工作，这样避免了他们之间的相互影响。
混频采用HMC218LP3无源混频器，由于是无源的，要求本振功率比较大，所以主环输出要经过两级放大器HMC311LP3。在调试过程中发现，由于放大器的非线性，使本振的谐波分量增大，所以第二级放大器放大到10 dBm左右驱动HMC218LP3的LO本振端，避免放大器进入饱和状态。另外对辅环的点频4 320 MHz，通过调试当到达HMC218LP3的RF端口信号为-7 dBm左右时取得较佳的杂散和相噪指标。
图5 实物射频板外形图
相位噪声，杂散抑制，谐波抑制和输出功率均采用惠普公司的频谱分析仪HP8564E测量，在系统切换VCO最差相噪点5 220 MHz处相位噪声可以达到-104.5 dBc/Hz@10 kHz，带内杂散优于-70 dBc，如图6，图7所示。
4 结 语
本文给出了C波段宽带低噪声频率源的一种方案，用主环驱动本振，试验测试数据表明此方案可行。相信经过认真设计，调试，完全可以达到预期目标。[LL]
图6 5 220 MHz处1 kHz相位噪声
图7 5 220 MHz远端杂散
参 考 文 献
［1］Ken′ichi Tajima,Yoshihiko IMAI.A 5 TO 10 GHz Low Spurious Triple Tuned Type Pll Synthesizer Driven By Frequency Converted DDS UNIT,IEEE.MTT-S Digest,1997.
［2］李兴文,刘光祜.高纯度捷变频率源研制\[J\].现代电子技术,2005,28(20):20-21,24.
［3］张厥盛,郑继禹.锁相技术\[M\].西安:西安电子科技大学出版社,2001.
作者简介
李 晋 男，1980年出生，山西大同人，硕士。主要从事射频微波方向的研究。
注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文。
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